一、汽车尾灯控制时序逻辑电路设计毕业论文？

基于VHDL语言的汽车尾灯控制电路的设计 摘要:本课题主要是基于可编程逻辑器件，使用硬件描述语言VHDL，采用“自顶向下”的设计方法编写程序实现汽车尾灯的控制，并对控制器进行编程下载，它的体积小，功耗低，成本低，安全可靠，能实现控制器的在系统编程，其升级与改进极为方便。 关键词: VHDL 汽车尾灯控制 时钟信号 1. 尾灯控制电路总框图， 根据电路总框图的描述，我们大概可以了解到整个汽车控制尾灯的工作原理，从中我们可以发现当左右转信号同时有效时，6盏灯的闪烁是通过一个与非门实现的。并且可以获知本次设计的汽车尾灯控制电路主要分为三个模块，即控制模块，左转LFTA模块和右转RITA模块。了解到这几点，就可以对本次设计作较为详尽的解释。 2.模块KONG。 模块KONG如图所示，此为整个程序的控制模块。程序如下: Library ieee; Use ieee.std_logic_1164.all; Entity kong is Port(left,right:in std_logic; Lft,rit,lr:out std_logic); End kong; Architecture kong_logic of kong is Begin Process(left,right) Variable a:std_logic_vector(1 downto 0); Begin A:=left & right; Case a is When”00”=>lft<=’0’; Rit<=’0’; Lr <=’0’; When”10”=>lft<=’1’; Rit<=’0’; Lr <=’0’; When”01”=>rit<=’1’; Lft<=’0’; Lr <=’0’; When other=>rit<=’1’; lft<=’1’; lr<=’1’; end case; end process; end kong_arc; 控制模块首先使用了库说明语句:library ieee; Use ieee.std_logic_1164.all 使用ieee库中的std_logic_1164程序包的全部资源。此控制模块定义的实体名为kong。在程序中要求实体名与存储的文件名一致。实体名为kong，则存储的文件名为kong.vhd。且此段程序包有5个端口，其名称分别为left. Right. Lft. Rit. Lr 。left 和right的端口方式是输入，lft, rit, lr 是输出，他们的端口类型都是std_logic的数据类型。实体说明部分结束以后，就是结构体的说明部分。结构体是整个VHDL语言中至关重要的一个组成部分，这个部分给出模块的具体说明，指定输入与输出之间的行为。结构体对实体的输入输出关系可以用三种关进行描述，即行为描述，寄存器传输描述和结构描述。只不过结构体的框架是完全一样的。本结构体中包含有一个进程语句，进程语句中又包含有两个敏感量process(left ,right),从begin开始到end process结束是一组顺序执行语句，ieee标准数据类型“std_logic_vector”定义了两位位矢量1downto 0，变量为a。程序往下把left和right的与赋值给a，下面便执行case语句了 ，case语句是无序的，所以所有条件表达式的值都是并行处理的。当条件表达式的值为”00”时则把lft ,rit ,lr,都变为0，所有信号都无效。当条件表达式为”10”时,左转信号lft有效，其它信号都无效，当条件表达式的值为”01”时右转信号rit有效，其余的无效。若条件表达式为其它的情况的话，那么就将rit ,lft ,lr 全部置1，即全部有效。最后结束case语句 end case .结束进程和结构体语句。 3. 模块LFTA 源程序: Library ieee; Use ieee.std_logic_1164.all; Entity lfta is Port(en,clk,lr:in std_logic; L2,l1,l0:out std_logic); End lfta; Architecture lft_arc of lfta is Begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr=’1’ then Tmp:=”111”; Elsif en=’0’ then Tmp:=”000”; Elsif clk’event and clk=’1’ then If tmp=”000” then Tmp:=”001”; Else Tmp:=tmp(1 downto 0) & ‘0’; End if ; End if; L2<=tmp(2); L1<=tmp(1); L0<=tmp(0); End process; End lft_arc; 模块LFTA同样使用了ieee库语句，定义的实体名为lfta，其共分为六个端口即en,clk,lr,l2,l1,l0,其中en,clk,lr为输入,l2,l1,l0的端口方式为输出，而它的端口类型同样也为std_logic数据类型。LFTA程序中结构体名为lft_arc,实体名为lfta 。结构体中包含有一个进程，共定义了三个敏感量clk,en,lr,设变量名tmp为2 downto 0 的三位位矢量。当左右开关同时接通时lr有效，即lr=1,此时tmp:=”111”右边的三盏灯全亮起来，当tr=1时但en=0则左边三盏灯全灭不亮。而如果这两种情况都不是的话，那么lr=’0’时当时钟上升沿脉冲到来时，如果tmp=”000”则左边第一盏灯亮，否则就将tmp(1 downto 0)和’0’的与赋值给tmp,那么依次左边的三盏灯就能实现从左到右按次序亮灭了。最后将tmp(2)送到l2，tmp(1)送到l1，tmp(0)送到lo，结束程序和结构体。这就是在实现左转弯的时候执行的程序的全过程。通过对左转的理解，右转弯就很容易了，其执行的过程和左转弯的时候非常相似的 。我们也可发现LFTA模块的功能是当左转时控制左边的三盏灯，当左右转信号都有效时，输出为全’1’。下面来看一下右转弯控制模块。 4.模块RITA 源程序: Library ieee; Use ieee.std_logic_1164.all; Entity rita is Port(en,clk,lr:in std_logic; R2,r1,r0:out std_logic); End rita; Architecture rit_arc of rita is Begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr=’1’ then Tmp:=”111”; Elsif en=’0’ then Tmp:=”000”; Elsif clk’event and clk=’1’ then If tmp=”000” then Tmp:=”100”; Else Tmp:=’0’ & tmp(2 downto 1); End if; End if ; R2<=tmp(2); R1<=tmp(1); R0<=tmp(0); End process; End rit_arc; 和左转弯时候的相同，右转弯时再次使用了ieee的库说明，这样我们可以很清楚的理解了右转弯的原理，此时库定义的实体名为rita，对于实体名前面已经讲过了不再重复了，同样的程序包中还是使用了6个端口en ,clk,lr,r2,r1,r0. en ，clk, lr的端口方式是输入，r2,r1,r0的端口方式是输出。结构体中和左转时相同引入一个进程同时和三个敏感量:clk,en,lr。变量tmp为2downto 0的三位位矢量。当左右开关同时接通时lr=’1’，那么此时变量tmp=’111’，即右面的三盏灯都有信号，三盏灯全亮。否则lr=’0’，当en=’0’时，tmp=’000’，即三盏灯全灭掉。Elsif clk’event and clk=‘1’即当时钟脉冲上升沿到来时，en=’1’,如果tmp=”000”,就把”100”送到tmp 此时右边的第一盏灯亮。否则就把’0’和tmp(2 downto 1)的与送到tmp，则依次为右边第一盏灯，第二盏，第三盏亮。然后结束if语句。这个之后就和左转的程序是一样的了，将tmp(2)中的数值送到r2,将tmp(1)中的数值送到r1,将tmp(0)中的数据送到r0,然后结束进程语句和整个结构体语句。那么到这里整个汽车尾灯的VHDL程序控制就结束了。 5.结论: 本次设计用到了硬件描述语言VHDL实现了对汽车尾灯的控制，总结整个设计程序我们可以发现一些问题; 设计中的优点:基本实现了汽车在运行时候尾灯点亮方式的各种情况。 设计中的不足:由于在行车的时候都是用开关控制的，所以每一个开关应该有一个消除机械振动的装置，可以利用基本RS触发器来实现，所以在条件允许的情况下可以对整个设计进行进一步的改进。 6.参考资料: 王振红 《VHDL数字电路设计与应用实践教程》 机械工业出版社 2006年1月 彭容修 《数字电子技术基础》 武汉理工大学出版社 2005年9月 潘松 黄继业 《EDA技术与VHDL》 清华大学出版社 2006年11月 2009.12.27 library ieee; use ieee.std_logic_1164.all; entity ZHUKONG is Port(left,right:in std_logic; Lft,rit,lr:out std_logic); end; architecture kong_arc of ZHUKONG is begin Process(left,right) Variable a:std_logic_vector(1 downto 0); Begin A:=left & right; Case a is When"00"=>lft<='0'; Rit<='0'; Lr <='0'; When"10"=>lft<='1'; Rit<='0'; Lr <='0'; When"01"=>rit<='1'; Lft<='0'; Lr <='0'; When others=>rit<='1'; lft<='1'; lr<='1'; end case; end process; end kong_arc; library ieee; use ieee.std_logic_1164.all; entity LFTA is Port(en,clk,lr:in std_logic; L2,l1,l0:out std_logic); end; architecture lft_arc of LFTA is begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr='1' then Tmp:="111"; Elsif en='0' then Tmp:="000"; Elsif clk'event and clk='1' then If tmp="000" then Tmp:="001"; Else Tmp:=tmp(1 downto 0) & '0'; End if; End if; L2<=tmp(2); L1<=tmp(1); L0<=tmp(0); End process; end lft_arc; library ieee; use ieee.std_logic_1164.all; entity RITA is Port(en,clk,lr:in std_logic; R2,r1,r0:out std_logic); end; architecture rit_arc of RITA is begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr='1' then Tmp:="111"; Elsif en='0' then Tmp:="000"; Elsif clk'event and clk='1' then If tmp="000" then Tmp:="100"; Else Tmp:='0' & tmp(2 downto 1); End if; End if ; R2<=tmp(2); R1<=tmp(1); R0<=tmp(0); End process; end rit_arc;

二、继电器时序电路设计？

继电器的定义及其重要作用: 继电器是当输入量达到规定条件时，其一个或多个输出量产生预定跃变的元器件。对于电磁继电器，可简单的理解为：在输入端施加规定的电信号，其输出端接通和断开被控制电路的一种开关。继电器一般都有能反映一定输入变量（如电流、电压、功率、阻抗、频率、温度、压力、速度、光等）的感应机构（输入部分）；有能对被控电路实现"通"、"断"控制的执行机构（输出部分）。

很显然，继电器没有固定的时序电路设计。

三、时序逻辑电路分为？

时序逻辑电路是由组合逻辑电路与记忆电路（又称存储电路） 组合而成的。 常见时序逻辑电路有触发器、 寄存器和计数器等。

触发器是一种具有记忆功能的电路， 它是时序逻辑电路中的基本单元电路。

寄存器与移位寄存器，寄存器是一种能存取二进制数据的电路。移位寄存器简称移存器， 它除了具有寄存器存储数据的功能外， 还有对数据进行移位的功能。

计数器是一种具有计数功能的电路， 它主要由触发器和门电路组成， 是数字系统中使用最多的时序逻辑电路之一。 计数器不但可用来对脉冲的个数进行计数， 还可以用于数字运算、 分频、 定时控制等。

四、时序逻辑电路概念？

时序逻辑电路

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

五、逻辑电路设计步骤？

组合逻辑电路的设计与分析过程相反，其步骤大致如下： （1）根据对电路逻辑功能的要求，列出真值表； （2）由真值表写出逻辑表达式； （3）简化和变换逻辑表达式，从而画出逻辑图。

组合逻辑电路的设计，通常以电路简单，所用器件最少为目标。在前面所介绍的用代数法和卡诺图法来化简逻辑函数，就是为了获得最简的形式，以便能用最少的门电路来组成逻辑电路。但是，由于在设计中普遍采用中、小规模集成电路（一片包括数个门至数十个门）产品，因此应根据具体情况，尽可能减少所用的器件数目和种类，这样可以使组装好的电路结构紧凑，达到工作可靠而且经济的目的。

六、同步时序逻辑电路和异步时序逻辑电路有何不同？

1、时钟信号不同

在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。

由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

2、触发器的状态是否变化

同步时序电路中几乎所有的时序逻辑都是“同步逻辑”，有一个“时钟”信号，所有的内部内存（'内部状态'）只会在时钟的边沿时候改变。

异步时序逻辑电路分析时，还需考略各触发器的时钟信号，当某触发器时钟有效信号到来时，该触发器状态按状态方程进行改变，而无时钟有效信号到来时，该触发器状态将保持原有的状态不变。

七、使用逻辑门电路设计逻辑电路例子？

例如利用与，或，非门设计数字电子抢答器。

八、逻辑电路设计中的逻辑抽象过程？

通常有以下的过程:

1.将设计的逻辑要求变成真值表；

2.根据真值表写出逻辑函数的与或式；

3.根据实际情况的限制条件简化逻辑函数表达式；

4.根据逻辑函数表达式画出逻辑电路图。

九、时序元件和逻辑元件区别？

时序元件电路和逻辑元件区别有：一、特点不同；二、分析方法不同；三、取决的状态不同。

逻辑元件的特点是输入的变化直接反映了输出的变化。

时序元件是一种输出不仅与当前的输入有关，而且与其输出状态的原始状态有关。

十、时序逻辑电路的意义？

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关