一、CMOS集成电路的建议？

集成电路按晶体管的性质分为TTL和CMOS两大类，TTL以速度见长，CMOS以功耗低而著称，其中CMOS电路以其优良的特性成为目前应用最广泛的集成电路。在电子制作中使用CMOS集成电路时，除了认真阅读产品说明或有关资料，了解其引脚分布及极限参数外，还应注意以下几个问题。

1、电源问题

　　(1)CMOS集成电路的工作电压一般在3-18V，但当应用电路中有门电路的模拟应用(如脉冲振荡、线性放大)时，最低电压则不应低于4.5V。由于CMOS集成电路工作电压宽，故使用不稳压的电源电路CMOS集成电路也可以正常工作，但是工作在不同电源电压的器件，其输出阻抗、工作速度和功耗是不相同的，在使用中一定要注意。

　　(2)CMOS集成电路的电源电压必须在规定范围内，不能超压，也不能反接。因为在制造过程中，自然形成许多寄生二极管，在正常电压下，这些二极管皆处于反偏，对逻辑功能无影响，但是由于这些寄生二极管的存在，一旦电源电压过高或电压极性接反，就会使电路产生损坏。

2、驱动能力问题

CMOS电路的驱动能力的提高，除选用驱动能力较强的缓冲器来完成之外，还可将同一个芯片几个同类电路并联起来提高，这时驱动能力提高到N倍(N为并联门的数量)。

3、输入端的问题

　　(1)多余输入端的处理。CMOS电路的输入端不允许悬空，因为悬空会使电位不定，破坏正常的逻辑关系。另外，悬空时输入阻抗高，易受外界噪声干扰，使电路产生误动作，而且也极易造成栅极感应静电而击穿。所以“与”门，“与非”门的多余输入端要接高电平，“或”门和“或非”门的多余输入端要接低电平。若电路的工作速度不高，功耗也不需特别考虑时，则可以将多余输入端与使用端并联。

　　(2)输入端接长导线时的保护。在应用中有时输入端需要接长的导线，而长输入线必然有较大的分布电容和分布电感，易形成LC振荡，特别当输入端一旦发生负电压，极易破坏CMOS中的保护二极管。其保护办法为在输入端处接一个电阻。

　　(3)输入端的静电防护。虽然各种CMOS输入端有抗静电的保护措施，但仍需小心对待，在存储和运输中最好用金属容器或者导电材料包装，不要放在易产生静电高压的化工材料或化纤织物中。组装、调试时，工具、仪表、工作台等均应良好接地。要防止操作人员的静电干扰造成的损坏，如不宜穿尼龙、化纤衣服，手或工具在接触集成块前最好先接一下地。对器件引线矫直弯曲或人工焊接时，使用的设备必须良好接地。

　　(4) 输入信号的上升和下降时间不易过长，否则一方面容易造成虚假触发而导致器件失去正常功能，另一方面还会造成大的损耗。对于74HC系列限于0.5us以内。若不满足此要求，需用施密特触发器件进行输入整形。

　　(5)CMOS电路具有很高的输入阻抗，致使器件易受外界干扰、冲击和静电击穿，所以为了保护CMOS管的氧化层不被击穿，一般在其内部输入端接有二极管保护电路。

输入保护网络的引入使器件的输入阻抗有一定下降，但仍在108Ω以上。这样也给电路的应用带来了一些限制：

　　(A)输入电路的过流保护。CMOS电路输入端的保护二极管，其导通时电流容限一般为1mA在可能出现过大瞬态输入电流(超过10mA)时，应串接输入保护电阻。例如，当输入端接的信号，其内阻很小、或引线很长、或输入电容较大时，在接通和关断电源时，就容易产生较大的瞬态输入电流，这时必须接输入保护电阻，若VDD=10V，则取限流电阻为10KΩ即可。

　　(B) 输入信号必须在VDD到VSS之间，以防二极管因正向偏置电流过大而烧坏。因此在工作或测试时，必须按照先接通电源后加入信号，先撤除信号后关电源的顺序进行操作。在安装，改变连接，拔插时，必须切断电源，以防元件受到极大的感应或冲击而损坏。

　　(C)由于保护电路吸收的瞬间能量有限，太大的瞬间信号和过高的静电电压将使保护电路失去作用。所以焊接时电烙铁必须可靠接地，以防漏电击穿器件输入端，一般使用时，可断电后利用电烙铁的余热进行焊接，并先焊其接地管脚。

　　(D)要防止用大电阻串入VDD或VSS端，以免在电路开关期间由于电阻上的压降引起保护二极管瞬时导通而损坏器件。

4、CMOS的接口电路问题

　　(1)CMOS电路与运放连接。当和运放连接时，若运放采用双电源，CMOS采用的是独立的另一组电源。若运放使用单电源，且与CMOS使用的电源一样，则可直接相连。

　　(2)CMOS与TTL等其它电路的连接。在电路中常遇到TTL电路和CMOS电路混合使用的情况，由于这些电路相互之间的电源电压和输入、输出电平及负载能力等参数不同，因此他们之间的连接必须通过电平转换或电流转换电路，使前级器件的输出的逻辑电平满足后级器件对输入电平的要求，并不得对器件造成损坏。逻辑器件的接口电路主要应注意电平匹配和输出能力两个问题，并与器件的电源电压结合起来考虑。下面分两种情况来说明：

　　(A)TTL到CMOS的连接。用TTL电路去驱动CMOS电路时，由于CMOS电路是电压驱动器件，所需电流小，因此电流驱动能力不会有问题，主要是电压驱动能力问题，TTL电路输出高电平的最小值为2.4V，而CMOS电路的输入高电平一般高于3.5V，这就使二者的逻辑电平不能兼容。为此可在TTL的输出端与电源之间接一个电阻R(上拉电阻)可将TTL的电平提高到3.5V以上。

　　(B)CMOS到TTL的连接。CMOS电路输出逻辑电平与TTL电路的输入电平可以兼容，但CMOS电路的驱动电流较小，不能够直接驱动TTL电路。为此可采用CMOS/TTL专用接口电路，如CMOS缓冲器CC4049等，经缓冲器之后的高电平输出电流能满足TTL电路的要求，低电平输出电流可达4mA。实现CMOS电路与TTL电路的连接。 需说明的时，CMOS与TTL电路的接口电路形式多种多样，实用中应根据具体情况进行选择。

5、输出端的保护问题

　　(1)MOS器件输出端既不允许和电源短接，也不允许和地短接，否则输出级的MOS管就会因过流而损坏。

　　(2)在CMOS电路中除了三端输出器件外，不允许两个器件输出端并接，因为不同的器件参数不一致，有可能导致NMOS和PMOS器件同时导通，形成大电流。但为了增加电路的驱动能力，允许把同一芯片上的同类电路并联使用。

　　(3)当CMOS电路输出端有较大的容性负载时，流过输出管的冲击电流较大，易造成电路失效。为此，必须在输出端与负载电容间串联一限流电阻，将瞬态冲击电流限制在10mA以下。

二、cmos集成电路由什么组成？

由MOS型场效应管为基础构成

CMOS电路的特点是：

①静态功耗低,每门功耗为纳瓦级；

②逻辑摆幅大,近似等于电源电压;

③抗干扰能力强,直流噪声容限达逻辑摆幅的35%左右;

④可在较广泛的电源电压范围内工作,便于与其他电路接口；

⑤速度快，门延迟时间达纳秒级；

⑥在模拟电路中应用，其性能比NMOS电路好；

⑦与NMOS电路相比，集成度稍低；

⑧有“自锁效应”，影响电路正常工作。

三、cmos集成电路的阈值电压？

在数／模混合集成电路设计中电压基准是重要的模块之一。针对传统电路产生的基准电压易受电源电压和温度影响的缺点，提出一种新的设计方案，电路中不使用双极晶体管，利用PMOS和NMOS的阈值电压产生两个独立于电源电压和晶体管迁移率的负温度系数电压，通过将其相减抵消温度系数，从而得到任意大小的零温度系数基准电压值。该设计方案基于某公司0.5μm CMOS工艺设计，经HSpice仿真验证表明，各项指标均已达到设计要求。

　　电压基准是混合信号电路设计中一个非常重要的组成单元，它广泛应用于振荡器、锁相环、稳压器、ADC，DAC等电路中。产生基准的目的是建立一个与工艺和电源电压无关、不随温度变化的直流电压。目前最常见的实现方式是带隙（Bandgap）电压基准，它是利用一个正温度系数电压与一个负温度系数电压加权求和来获得零温度系数的基准电压。但是，在这种设计中，由于正温度系数的电压一般都是通过晶体管的be结压差得到的，负温度系数电压则直接利用晶体管的be 结电压。由于晶体管固有的温度特性使其具有以下局限性：

　　（1）CMOS工艺中对寄生晶体管的参数描述不十分明确；

　　（2）寄生晶体管基极接地的接法使其只能输出固定的电压；

　　（3）在整个温度区间内，由于Vbe和温度的非线性关系，当需要输出精确的基准电压时要进行相应的曲率补偿。

　　为了解决这些问题，提出一种基于CMOS阈值电压的基准设计方案。它巧妙利用PMOS和NMOS阈值电压的温度特性，合成产生与温度无关的电压基准，整个电路不使用双极晶体管，克服了非线性的温度因子，并能产生任意大小的基准电压值。

四、cmos集成电路可以构成各种电路吗？

大部分电路都可以由coms来集成的。

五、cmos射频集成电路看谁的？

coms射频技术看美国ti公司，行业里绝对是龙头企业。

六、ttl集成电路比cmos低吗?

低

TTL集成电路使用（transistor）晶体管，也就是PN结。功耗较大，驱动能力强

CMOS集成电路使用MOS管，功耗小，工作电压范围很大，一般速度也低，但是技术在改进

TTL属于双极型数字集成电路，其输入端与输出端均为三极管，因此它的阀值电压是<0.2V为输出低电平；>3.4V为输出高电平。而CMOS电平就不同了，他的阀值电压比TTL电平大很多。而串口的传输电压都是以COMS电压传输的。

七、cmos模拟集成电路的优越性？

CMOS集成电路的主要优点是:

(1)功耗低,其静态工作电流在109A数量级，是目前所有数字集成电路中最低的。

 (2)高输入阻抗，通常大于1010Ω。

 (3)接近理想的传输特性，输出高电平可达电源电压的99.9%以上，低电平可达电源电压的0.1%以下。

 (4)电源电压范围广，可在3~18V正常运行。

 (5)由于有很高的输人阻抗，要求驱动电流很小，约0,1uA，输出电流在+5V电源下约为500uA,远小于TTI'电路。

八、ttl和cmos两种集成电路与非门？

ttl与非门是常用的集成电路逻辑门；cmos与非门是场效应管逻辑门

九、cmos逻辑门电路是什么极型集成电路？

双极型集成电路。cmos逻辑门电路由双极型集成电路和互补金属，氧化物，半宇体门电路构成的集成电路。

十、CMOS数字集成电路的标准门是指？

现在主流的集成电路器件还是CMOS，所以理论的结构还是基于CMOS。CMOS有N和P两种MOS组合组合在一起。CMOS最简单的器件就是反相器。然后是标准的逻辑门（与门和或门），标准单元是采用w/L=2：1的PMOS和NMOS组成的与非门和或非门。然后，就可以实现所有的数字逻辑。当然，在实际的应用中，还有一些其他的重要结构，但是这三个单元是基本。

2、重要部分

 逻辑门：

构建一个逻辑门，需要确定输入和输出，然后使用NMOS拓扑和PMOS拓扑构成逻辑门。这里由于NMOS和PMOS的连接关系一般采用对偶关系（串联对并联，并联对串联），所以只需要采用一个拓扑就可以得到逻辑门所实现的功能。以NMOS为例：串联为与，并联是或，最后的输出加非即可。其他的多输入模型也是基于这个来设计的。

传输特性：

前面提到，串联为与，并联为或。这是基于开关器件来说的。在实际的MOS器件时，串联的结构是具有延时的。例如A和B两个输入，A在B上面，也就是A靠近输出。在A=0，B=0时，F输出高电压。在A高时，NMOS-A的作用为电阻，可以较快地下降；而当B高时，NMOS-B的作用相当于电阻，NMOS-A相当于加了一个下拉电阻，需要更长的时间导通。也就是A=1，B=0->1的延时要比B=1，A=0->1的延时要小。这里区分了与门的两扇入的区别。

 这个延时，最直接的结果就是限制了输入的数量。如果扇入过多，延时将增加到不可接受。而且可能出现最上面的MOS栅压大于电源电压而失效。一般输入数小于等于4最好。

对于输入更多的器件，可以采用单元电路组合的方法实现。这种实现方法的延时将转化为多路径，其中最慢的路径就是电路的速度。这里的分析就是要考虑逻辑努力。

逻辑努力：

计算逻辑努力有软件可以仿真，而对于估算来说，使用反相器模型会比较好理解。

一般的设计，MOS的W/L的值是确定的。所以对于一个反相器而言，延时也是一定的。理想的反相器的总延时Di=tp0（1+fi），而我们使用的一般是Di=tp0（p+gi hi）。

这里tp0的作用相当于一个单位延时，和长度的m是一个概念。P则是输入电容的延时，用于输入延时的描述，在空载时就是这个电路的延时。而g则是等效反相器个数，也就是逻辑努力。h则是Cout/Cin,也就是扇出。显然扇出越大，所能容纳的级数越大，延时越大。下面说一下这几个参数的计算：

g，将串联的宽长比除以串联个数，并联不变，相加除以2就是分母，分子就是总和除以2；简单理解就是串联延时增大，体现为分母减小修正。这里一般使用2：1的反相器为标准。